H264_Lite视频编解码器(encoder&decoder)由硬件描述语言verilog实现,此设计经过FPGA EDA工具编译后可集成于可编程逻辑器件(FPGA)平台;也可以使用Synopsys Design Compiler综合后作为ASIC芯片的IP核使用。该视频编码器输出码流完全符合H.264视频编码标准;解码器能解码H264_Lite自己编码的码流。
该设计针对硬件面积,编码帧率,综合频率做了设计结构上的优化。
该设计对FPGA实现做了特别的时序优化,在Xilinx Zynq7020上可以综合到150MHZ,单核就能够实现1080P@30fps的FPGA应用场景,双核可以实现1080P@60fps的应用场景,三核可以实现4K@30fps的应用场景。
H264_Lite视频编解码器(encoder&decoder)由硬件描述语言verilog实现,此设计经过FPGA EDA工具编译后可集成于可编程逻辑器件(FPGA)平台;也可以使用Synopsys Design Compiler综合后作为ASIC芯片的IP核使用。该视频编码器输出码流完全符合H.264视频编码标准;解码器能解码H264_Lite自己编码的码流。
该设计针对硬件面积,编码帧率,综合频率做了设计结构上的优化。
该设计对FPGA实现做了特别的时序优化,在Xilinx Zynq7020上可以综合到150MHZ,单核就能够实现1080P@30fps的FPGA应用场景,双核可以实现1080P@60fps的应用场景,三核可以实现4K@30fps的应用场景。
产品特点:
应用领域:
H264_Lite Area (Xilinx Zynq 7020) |
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stage |
Config |
DFFs |
Luts |
BRAMs |
DSP48s |
Synthesis |
CAVLC(enc) |
28474 |
21510 |
34 |
12 |
Synthesis |
CAVLC(enc+dec) |
29983 |
23637 |
35 |
12 |
Synthesis |
CABAC(enc) |
30143 |
24037 |
38 |
13 |
Synthesis |
CABAC(enc+dec) |
32650 |
28144 |
41 |
13 |